电能计量芯片降低功耗的方法

《电能计量芯片降低功耗的方法》有关一种降低功耗的方法，特别是指应用于电能计量芯片中，用来降低电能计量芯片的功耗的方法。

CMOS电路中，有三部分功耗来源，即P_total=P_switching P_short P_leakage。其中P_total是一个CMOS电路的总功耗，P_switching是开关功耗，大小取决于负载电容的充放电；P_leakage是漏电功耗。截至2011年5月，芯片中最主要的功耗是开关功耗，但是随着低阈值电压技术在低功耗设计中的应用，短路功耗和漏电功耗也会变得越来越重要。

其中开关功耗P_switching＝VDD×f_clk×Σα_iC_LiΔV_i，VDD是电源电压；f_clk是时钟频率；如果一个电路包含n个结点，a_i是每秒钟信号变化的次数，即开关活动因子；C_Li是结点电容；ΔV_i是结点i的电压变化幅度。

短路功耗发生在信号的翻转瞬间，当输入信号的值在|Vth|和VDD-|Vtp|之间的时候，PMOS和NMOS同时导通，造成VDD到GND的短路电流。短路功耗可以表示为P_short＝V_DDI_short，I_short为短路电流。

漏电流功耗P_leakage=V_DDI_leakage，I_leakage是CMOS电路的漏电流，主要由亚阈值效应以及漏源区与衬底反向偏置而引起的。对于深亚微米应用，这一项尤其重要。

从上述分析可以知道，功耗与很多因素相关，如开关活动因子、等效电容、电源电压、工作频率、短路电流、漏电流等。低功耗的设计方法就是从这几个基本因素出发，分别降低这些影响因素以便达到降低功耗的目的。

在电能表系统应用中，对整机的功耗有着严格的规定，例如在电池供电的情况下，要求能够工作5年以上。在电能表的系统芯片解决方案中，整机的功耗主要来自计量系统芯片，因此需要设计一种方法能涵盖该系统芯片的各个工作状态，以达到降低功耗的目的。

图1为实施《电能计量芯片降低功耗的方法》的电能计量芯片降低功耗的方法的流程图。

2016年12月7日，《电能计量芯片降低功耗的方法》获得第十八届中国专利优秀奖。 2100433B

为了实现降低功耗的目的，《电能计量芯片降低功耗的方法》为电能计量系统芯片设置多种时钟状态，并根据系统芯片当前的供电状态以及休眠唤醒复位的产生来源进行时钟状态的转换。

在本实施例中，使用系统芯片的一个输入引脚来判断当前的供电状态，定义PWRUP信号标志为从这个输入引脚得到的供电状态，PWRUP=0表示芯片由电池供电，PWRUP=1表示芯片由电力线供电，即正常供电。

系统芯片内部设置两个时钟域，CPU位于时钟域1，而计量电路包括功率有效值计算电路与能量累加电路，该二电路均位于时钟域2，两个时钟域分别使用独立的时钟。每个时钟域的时钟都可以由CPU运行的控制软件分别进行控制，时钟域1可以使用32768赫兹（低频时钟）以及32768xN（N为PLL倍频系数，N的典型值为100）赫兹（高频时钟），并可以被门控，即时钟域1的时钟停止动作，维持一个恒定电平。时钟域2可以使用32768赫兹（低频时钟）、204800赫兹（降频时钟）、819200赫兹（高频时钟），并可以被门控，即时钟域2的时钟停止动作，维持一个恒定电平。关于门控时钟的过程，具体原理如下：

1.程序或者某个动作触发电路写入一个控制寄存器；

2.电路查找时钟的上升沿；

3.由于上升沿是从低电平到高电平的一个过程，电路在检测到时钟的上升沿后，等待适当的延时以便时钟的电平变化过程稳定，然后电路根据此寄存器的值输出一个高电平或者低电平；

4.此高电平或者低电平与时钟信号进行“或操作”，输出的信号作为门控之后的信号；

5.如上所述，当控制寄存器的值无效的时候，门控电路输出的是低电平，和时钟信号进行或操作后，时钟信号依然保持原来的频率，只是相位稍有延迟；当控制寄存器的值有效的时候，门控电路输出的是高电平，和时钟信号进行或操作后，输出的时钟信号变为恒定的高电平，即被门控。

在系统芯片上电复位后的初始状态下，时钟域1使用32768赫兹时钟，时钟域2使用32768赫兹时钟。

在PWRUP=0的情况下，时钟域1可以使用低频时钟、高频时钟、或者被门控；时钟域2可以使用低频时钟、降频时钟、高频时钟、或者被门控。在PWRUP=1的情况下，时钟域1可以使用低频时钟、高频时钟，但是不能被门控；时钟域2可以使用低频时钟、降频时钟、高频时钟，但是也不能被门控。

定义时钟域1被门控的状态为芯片的休眠状态，而休眠状态又分为浅休眠和深休眠两种状态。在浅休眠状态下，当PWRUP从0变为1（电池供电变为正常供电）、IO事件（系统芯片的IO输入发生变化）或者休眠达到一定时间（对进入休眠状态的时间进行计时，达到某个阈值）都可以产生一个唤醒复位，从而使芯片回到初始状态。在深休眠状态下，只有PWRUP从0变为1（电池供电变为正常供电）、IO事件（系统芯片的IO输入发生变化）可以产生唤醒复位，休眠时间不能作为产生唤醒复位的依据。

在时钟域1的时钟不被门控的情况下，通过寄存器设定使时钟域1中的所有触发器的输入都不再发生变化，定义这种状态为时钟域1的挂起状态。

时钟域2中的电路分为两个部分，功率/有效值计算电路以及能量累加电路。在时钟域2的时钟不被门控的情况下，通过寄存器设定使功率/有效值计算电路中的所有触发器的输入都不再发生变化，并可以设定能量累加电路的输入为某个固定值，定义这种状态为时钟域2的常量计量状态。

参阅图1所示，为实施《电能计量芯片降低功耗的方法》的电能计量芯片降低功耗的方法的流程图，该方法包括如下步骤：

步骤100：判断PWRUP是否为0？

步骤101：如是，则判断计量电路检测电压输入信号的有效值是否小于某个阈值，并且电流输入信号的有效值是否大于某个阈值？

如是，则进入步骤102，即进入浅休眠与常量计量模式，之后持续判断是否有恢复供电复位或者IO休眠唤醒复位或者定时休眠唤醒复位发生，即步骤105，如有则回到步骤100，如否则保持为浅休眠与常量计量模式。其中浅休眠与常量计量模式是指时钟域1使用高频时钟，时钟域2使用高频时钟，计量电路计算电流输入的电流有效值，并把得到的电流有效值设定为能量累加电路的固定输入，并通过寄存器设定使功率有效值计算电路中的所有触发器输入不发生变化，即时钟域2进入常量计量状态，之后令时钟域一停止动作维持恒定电平，即芯片进入浅休眠状态。此特别适用于在某些窃电行为发生的时候，电流互感器产生的功率太小不足以让芯片工作，或者电能表中不存在电流互感器元件，或者为正常的停电状态，此时芯片完全由电能表中的电池供电。设时钟域1使用高频时钟的时间为t（即计算获得电流有效值的时间），保持浅休眠状态的时间为T。由于能量累加电路相比功率/有效值计算电路面积极小，其功耗相比也可以忽略，且时钟域2进入常量计量状态后，仅有与时钟电路相关的功耗，其功耗也可以忽略的情况下，则芯片的平均功耗为（P_switching P_short）t/T P_leakage。

如否，则进入库存模式，即步骤103，之后持续判断是否有恢复供电复位或者IO休眠唤醒复位发生，即步骤104，如有则回到步骤100，如否则保持为库存模式。其中在库存模式，系统门控时钟域2的时钟，并使芯片进入浅休眠状态，即此时时钟域1与时钟域2均被门控，处于停止动作维持恒定电平状态。休眠达到一定时间后，发生定时复位唤醒，重复休眠前的操作，并再次进入浅休眠。上述循环重复达到预设的次数后，如果在之前的过程中始终没有发生PWRUP从0变为1或者IO事件或者计量电路检测电压和电流输入的有效值超出阈值的事件，则门控时钟域2的时钟，使芯片进入深休眠状态。在库存模式下，只有恢复供电或者发生IO事件才能使芯片离开库存状态，否则，芯片会一直处于深休眠状态，维持在极低功耗的状态。在库存模式下，P_switching＝VDD×f_clk×Σα_iC_LiΔV_i中的f_clk为0，P_switching为0，从而P_short也为0，芯片只剩下P_leakage。根据芯片的制造工艺，整个芯片的漏电流维持在几百纳安培。

当在步骤100中判断PWRUP不为0时，计量电路检测电压输入信号的有效值是否小于某个阈值，即步骤106。

如是，则进入降频工作模式，即步骤108。其中降频工作模式时，因PWRUP=1，根据芯片时钟状态的描述，时钟域1和时钟域2都不能被门控。为了降低功耗，时钟域1使用32768xN（N<100，N的典型值为25）赫兹时钟，时钟域2使用降频时钟。并且在CPU处理任务的空闲时刻，时钟域1进入挂起状态，直到有其他应该处理的任务的时候（例如中断或者定时达到预设阈值），时钟域1才退出挂起状态。即在降频模式下，时钟域1和时钟域2降低了工作频率，时钟域2中的电路正常工作，正常计量电量。时钟域1中的电路间歇性的对外界事件做出响应。此适用于发生窃电行为且电压输入信号为0的时候，电能表里面的电流互感器能够产生感应电压，并为芯片供电。由于电流互感器产生的功率有限，不足以支持芯片的正常功耗，所以要求此时芯片能够工作，但是可以降低计量精度以及处理任务的能力。在降频工作模式下，P_switching＝VDD×f_clk×Σα_iC_LiΔV_i中的f_clk降为正常状态下的1/4，且时钟域1中的大部分a_i在挂起状态下为0，只有与时钟相关的电路的a_i不等于0，从而时钟域1中的大部分电路的P_switching为0，从而相关的P_short也为0。芯片只剩下P_leakage、降低为正常状态下1/4的时钟域2的P_swithcing，以及时钟域1中的前述的相关功耗。

如否，则进入正常工作模式，即步骤107，在正常工作模式下，时钟域1使用3.2768兆赫时钟（即N=100），时钟域2使用819200赫兹时钟，所有的电路均处于正常翻转状态，即P_switching中的f，a_i，deltavi均为正常值，时钟电路的功耗也处于正常状态。

从以上的描述中可以看出，在休眠状态下f为0，P_switching=0，且时钟电路功耗也为0，而在挂起状态下，a_i为0，P_switching=0，仅存在时钟电路功耗；在降频模式下，功耗会根据降频倍数成倍降低，从而可以有效在降低该电能计量芯片的功耗。

电能计量芯片降低功耗的方法专利目的

《电能计量芯片降低功耗的方法》的目的在于提供一种能涵盖该系统芯片的各个工作状态，以达到降低功耗的电能计量芯片降低功耗的方法。

电能计量芯片降低功耗的方法技术方案

实施《电能计量芯片降低功耗的方法》的电能计量芯片降低功耗的方法，该电能计量芯片设有两个时钟域，其中该电能计量芯片的CPU位于时钟域一，并且该电能计量芯片还包括计量电路，计量电路包括功率有效值计算电路与能量累加电路，该二电路均位于时钟域二，时钟域一选择使用低频时钟与高频时钟，并可停止动作并维持恒定电平，时钟域二选择使用低频时钟、降频时钟及高频时钟，并可停止动作维持恒定电平，并且该电能计量芯片可选择通过电池或电力线供电，该方法包括如下步骤：

电能计量芯片判断是通过电池还是电力线供电；

如果该电能计量芯片通过电池供电，则计量电路检测电压输入信号的有效值是否小于一设定阈值，同时电流输入信号的有效值是否大于一设定阈值？如是，则令时钟域一使用高频时钟，时钟域二使用高频时钟，计量电路计算电流输入的电流有效值，并把得到的电流有效值设定为能量累加电路的固定输入，并通过寄存器设定使功率有效值计算电路中的所有触发器输入不发生变化，之后令时钟域一停止动作维持恒定电平；如否，则令时钟域一和时钟域二停止动作维持恒定电平；

如果该电能计量芯片是通过电力线供电，则计量电路检测电压输入信号的有效值是否小于某个阈值，如是则时钟域一使用介于低频时钟与高频时钟之间的时钟，而时钟域二使用降频时钟；如否，则进入正常工作模式，时钟域一与二均使用高频时钟。

依据上述主要特征，时钟域一与时钟域二停止动作维持恒定电平之后，芯片持续判断是否有恢复供电复位或者IO休眠唤醒复位发生，如有则返回判断该电能计量芯片是通过电池还是电力线供电，如否则时钟域与与时钟域二保持停止动作并维持恒定电平。

依据上述主要特征，时钟域一与时钟域二保持停止动作并维持恒定电平状态达到一定时间后，发生定时复位唤醒，重复休眠前的操作，并再次进入保持停止动作并维持恒定电平状态，上述循环重复达到预设的次数后，则芯片进入深休眠状态，即只有电池供电变为正常供电与系统芯片的IO输入发生变化才令芯片唤醒复位。

依据上述主要特征，在时钟域一使用高频时钟，时钟域二使用高频时钟，计量电路计算电流输入的电流有效值，并把得到的电流有效值设定为能量累加电路的固定输入，并通过寄存器设定使功率有效值计算电路中的所有触发器输入不发生变化，之后令时钟域一停止动作维持恒定电平后，系统持续判断是否有恢复供电复位或者IO休眠唤醒复位或者定时休眠唤醒复位发生，如有则返回判断该电能计量芯片是通过电池还是电力线供电，如否则重复上述过程。

依据上述主要特征，该芯片使用一个输入引脚来判断当前的供电状态，定义PWRUP信号标志为从这个输入引脚得到的供电状态，PWRUP=0表示芯片由电池供电，PWRUP=1表示芯片由电力线供电。

依据上述主要特征，时钟域一的低频时钟为32768赫兹、高频时钟为32768xN，其中N为PLL倍频系数，N的典型值为100，时钟域二的低频时钟为32768赫兹、降频时钟为204800赫兹、高频时钟为819200赫兹，典型值为32768x100。

依据上述主要特征，如果该电能计量芯片是通过电力线供电，且计量电路检测电压输入信号的有效值小于某个阈值，则时钟域一使用32768xN赫兹时钟，其中N<100，典型值为32768x25赫兹。

依据上述主要特征，如果该电能计量芯片是通过电力线供电，且计量电路检测电压输入信号的有效值小于某个阈值，在CPU处理任务的空闲时刻，时钟域一的所有触发器的输入都不再发生变化，直到有其他任务时，时钟域一才退出上述状态。

依据上述主要特征，芯片进入正常工作模式时，时钟域一使用3.2768兆赫时钟。

电能计量芯片降低功耗的方法改善效果

《电能计量芯片降低功耗的方法》通过为电能计量系统芯片设置多种时钟状态，并根据系统芯片当前的供电状态以及休眠唤醒复位的产生来源进行时钟状态的转换，从而利于降低电能计量系统芯片的功耗。

1.一种电能计量芯片降低功耗的方法，该电能计量芯片设有两个时钟域，其中该电能计量芯片的CPU位于时钟域一，并且该电能计量芯片还包括计量电路，计量电路包括功率有效值计算电路与能量累加电路，该二电路均位于时钟域二，时钟域一选择使用低频时钟与高频时钟，并可停止动作并维持恒定电平，时钟域二选择使用低频时钟、降频时钟及高频时钟，并可停止动作维持恒定电平，并且该电能计量芯片可选择通过电池或电力线供电，该方法包括如下步骤：电能计量芯片判断是通过电池还是电力线供电；如果该电能计量芯片通过电池供电，则计量电路检测电压输入信号的有效值是否小于一设定阈值，同时电流输入信号的有效值是否大于一设定阈值；如是，则令时钟域一使用高频时钟，时钟域二使用高频时钟，计量电路计算电流输入的电流有效值，并把得到的电流有效值设定为能量累加电路的固定输入，并通过寄存器设定使功率有效值计算电路中的所有触发器输入不发生变化，之后令时钟域一停止动作维持恒定电平；如否，则令时钟域一和时钟域二停止动作维持恒定电平；如果该电能计量芯片是通过电力线供电，则计量电路检测电压输入信号的有效值是否小于某个阈值，如是则时钟域一使用32768xN赫兹时钟，其中N<100，而时钟域二使用降频时钟；如否，则进入正常工作模式，时钟域一与二均使用高频时钟。

2.如权利要求1所述的电能计量芯片降低功耗的方法，其特征在于：时钟域一与时钟域二停止动作维持恒定电平之后，芯片持续判断是否有恢复供电复位或者IO休眠唤醒复位发生，如有则返回判断该电能计量芯片是通过电池还是电力线供电，如否则时钟域一与时钟域二保持停止动作并维持恒定电平。

3.如权利要求1所述的电能计量芯片降低功耗的方法，其特征在于：在时钟域一使用高频时钟，时钟域二使用高频时钟，计量电路计算电流输入的电流有效值，并把得到的电流有效值设定为能量累加电路的固定输入，并通过寄存器设定使功率有效值计算电路中的所有触发器输入不发生变化，之后令时钟域一停止动作维持恒定电平后，系统持续判断是否有恢复供电复位或者IO休眠唤醒复位或者定时休眠唤醒复位发生，如有则返回判断该电能计量芯片是通过电池还是电力线供电，如否则重复上述过程。

4.如权利要求1所述的电能计量芯片降低功耗的方法，其特征在于：该芯片使用一个输入引脚来判断当前的供电状态，定义PWRUP信号标志为从这个输入引脚得到的供电状态，PWRUP＝0表示芯片由电池供电，PWRUP＝1表示芯片由电力线供电。

5.如权利要求1所述的电能计量芯片降低功耗的方法，其特征在于：时钟域一的低频时钟为32768赫兹、高频时钟为32768xN，其中N为PLL倍频系数，时钟域二的低频时钟为32768赫兹、降频时钟为204800赫兹、高频时钟为819200赫兹。

6.如权利要求5所述的电能计量芯片降低功耗的方法，其特征在于：时钟域一的高频时钟的典型值为32768x100。

7.如权利要求1所述的电能计量芯片降低功耗的方法，其特征在于：如果该电能计量芯片是通过电力线供电，且计量电路检测电压输入信号的有效值小于某个阈值，则时钟域

一使用32768x25赫兹时钟。

8.如权利要求1所述的电能计量芯片降低功耗的方法，其特征在于：如果该电能计量芯片是通过电力线供电，且计量电路检测电压输入信号的有效值小于某个阈值，在CPU处理任务的空闲时刻，时钟域一的所有触发器的输入都不再发生变化，直到有其他任务时，时钟域一才退出上述状态。

9.如权利要求1所述的电能计量芯片降低功耗的方法，其特征在于：芯片进入正常工作模式时，时钟域一使用3.2768兆赫时钟。

要降低矿山电费，应做到3点：

(1)除控制有功功率消耗外，还需严格控制装机容景，避免出现“大马拉小车”现象。

(2)合理安排同时接入电网的变压器台数和容量。

(3)加强管理和调度。降低最大需量，采用哪种计费方式，由矿山与供电部门根据当地情况商定 。2100433B

目前SoC芯片对功耗要求越来越苛刻，如何最大限度的降低功耗成为集成电路设计领域亟待解决的关键问题。超级动态电压调节（UDVS）思想是动态电压调节技术向低电压区的延展，通过在芯片低负载时将电源电压更大程度的降低（甚至低至亚阈值区）来大幅度降低芯片功耗，在低功耗方法中具有显著优势。但是低电压和超深亚微米下电路的延时特性受电源波动、工艺偏差和温度变化（PVT）的影响巨大，甚至会造成电路工作状态出错。因此，项目研究了超级动态电压调节理论和电路实现方法，针对UDVS和先进工艺下延时波动大的问题，提出了新的片上时序监测电路用来实时监测电路的时序是否出错，并将检测结果反馈给电压调节单元以调节供电电压来补偿这种影响；并将开环控制与闭环控制相结合设计了自适应电压频率调节方案，攻克了在较大电压范围内根据芯片的实际工作情况自适应调节电路工作电压的关键技术，最大程度的降低了由于PVT影响带来的时序余量，从而有效降低了SoC芯片的功耗。 项目的核心内容包括：1）建立了一套最优化能耗模型来寻找数字电路的最低工作点，用以指导UDVS电压调节的范围；2）设计了适用于UDVS的基本电路单元，并通过建库工具建立了符合标准数字电路设计规范的完整的标准单元库；此外还设计了低功耗关键电路，例如自适应耦合触发器和具有零稳态电流的上电复位电路；3）提出并设计了两种类型的电路延迟特性监测单元：带自恢复功能的原地监测单元和基于复制关键路径的在线监测单元，并设计实现了相应的自适应电源调节方法；4）提出并设计了适用于UDVS系统的快速锁定数字锁相环电路；5）构造了两套应用UDVS技术的低功耗SoC设计平台验证UDVS关键技术，其中基于复制关键路径的CPU系统的调节效果明显，在25℃、TT工艺角下相比于未用电压调节的恒定1.2V CPU系统节省了38.27%的功耗，FF工艺角节省42.22%；此外，以三级流水线乘法器为主体的自适应电压调节系统在25℃、TT工艺角下节省了32.61%的功耗，FF工艺角节省47.94%。 项目超额完成了立项指标，累计在国内外期刊和学术会议上发表SCI论文10篇，EI论文12篇；申请中国发明专利10项、美国发明专利2项；授权中国专利4项；获江苏省科技进步奖1项。参加国际学术会议数次，协助培养博士研究生2名、硕士研究生8名。