移位时序控制器是高级在轨系统帧同步发送器设计的一部分,通过分析移位时序控制器的特点及其在传输过程中所遇到的各种问题,设计了基于格雷码计数器的移位时序控制器。其硬件电路部分由格雷码计数器、3-8译码器和D触发器构成;软件设计采用Verilog HDL语言,并在Altera Quartus II综合开发平台上给出了其仿真结果。通过仿真效果图可以看出本文设计的移位时序控制器克服了传统的采用二进制计数器的易出错和输出产生毛刺的问题,得到了很好的输出结果。
乘法器在CPU的ALU设计中是很重要,也是较为复杂的一部分,它占据大的面积和较长的延时。根据系统不同的要求,我们可以设计出不同的乘法器。本文是在系统时钟要求和面积两方的限制下做了折衷,提出了一种基于开关和移位工作方式的多时钟周期乘法器的设计。最后用DC进行综合,并经VCS仿真得到结果与SYNOPSYS公司design_ware里的乘法器进行比较,指出其优缺点。
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