【例 4.15】用模块例化方式设计 8位计数译码器电路系统。 在 8 位计数译码系统电路设计中， 需要事先设计一个 4 位二进制加法计数器 cnt4e 模块 和一个七段数码显示器的译码器 dec7s模块，然后用模块例化方式将这两种模块组成计数译 码系统电路。 1. 4位二进制加法计数器 cnt4e 的设计 cnt4e 的元件符号如图 4.11 所示， clk 是时钟输入端； clr 是复位控制输入端，当 clr=1 时计数器被复位，输出 q[3..0]=0000；ena 是使能控制输入端，当 ena=1 时，计数器才能工 作； cout 是进位输出端，当输出 q[3..0]=1111 时， cout=1。 Cnt4e 的 Verilog HDL 源程序 cnt4e.v 如下： module cnt4e (clk,clr,ena,cout,q); input clk,clr,ena; o
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