UART （串口）收发模块设计 ? UART（串口）收发模块设计 - 02 ? ? ? 整体架构回顾 ? ? ? 整体结构如下图，整个 UART 有两个大模块，一个接收模块，一个发送 模块。具体大家可以回顾文章《 UART（串口）收发模块设计 - 01》。 ? ? 波特率时钟产生模块 ? ? ? 收发模块里面都有一个波特率时钟产生模块 BuadRate_set，用于将系统时 钟 clk 进行分频，得到波特率时钟 Buad_clk，以控制数据的收发。 ? ? ? 端口如下，通过 CLK_Period 指定当前的 clk 时钟频率，比如 50M，则为 50000000。Buad_Rate为设定的波特率。 ? ? 主要设计代码如下，通过 localparam DIV_PEREM 指定分频计数值。分频 计数器为 cnt,当 enable为高时， cnt开始循环的从 0递增到 DIV_PEREM
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